Design Verification (Intern)

Giới thiệu dự án

Đảm bảo chất lượng và độ chính xác tuyệt đối cho các kiến trúc NPU (Neural Processing Unit) phức tạp. Bạn sẽ tham gia vào quy trình verification chuẩn công nghiệp, giúp hiện thực hóa các dòng chip AI tối ưu về hiệu suất (TOPs/Watt).

• Nghiên cứu kiến trúc chip (Spec) để xây dựng kế hoạch kiểm thử (Verification Plan).

• Hỗ trợ xây dựng môi trường kiểm thử (Testbench) sử dụng ngôn ngữ SystemVerilog và phương pháp luận UVM.

• Viết các kịch bản kiểm thử (Testcases), chạy mô phỏng và thực hiện debug lỗi trên mã RTL (Verilog).

• Phân tích độ phủ kiểm thử (Functional Coverage, Code Coverage) để đảm bảo tất cả các tính năng được xác thực.

• Phát triển các công cụ/script tự động hóa quá trình kiểm thử bằng Python, Perl hoặc Shell script.

• Đãi ngộ: Mức trợ cấp thực tập cạnh tranh (5.000.000 - 9.000.000 VNĐ/tháng tùy theo năng lực và thời gian cam kết).

• Đào tạo: Được dẫn dắt trực tiếp (Mentor 1-1) bởi các chuyên gia hàng đầu trong lĩnh vực bán dẫn tại Việt Nam.

• Trải nghiệm "Làm thật": Tham gia trực tiếp vào Full-flow quy trình phát triển SoC từ kiến trúc đến Tape-out.

• Tiếp cận các công cụ bản quyền triệu đô từ Cadence/Synopsys, ….

• Cơ hội nghề nghiệp: Cơ hội trở thành nhân viên chính thức sau kỳ thực tập với lộ trình phát triển rõ ràng.

• Môi trường: Văn hóa STCo trẻ trung, cởi mở; văn phòng làm việc hiện đại.

Requirements

• Sinh viên năm 03 các ngành Điện tử, Công nghệ thông tin, Khoa học máy tính hoặc Hệ thống nhúng.

• Hiểu biết về thiết kế logic số (Digital Logic Design) và ngôn ngữ mô tả phần cứng (Verilog/SystemVerilog).

• Có kiến thức về lập trình hướng đối tượng (OOP) và tư duy thuật toán tốt.

• Ưu tiên ứng viên biết về UVM (Universal Verification Methodology) hoặc đã từng làm việc với các công cụ mô phỏng như VCS, Xcelium, Questa.

• Ham học hỏi, tỉ mỉ và có tinh thần trách nhiệm cao trong việc tìm kiếm "bugs".